LCMXO2-256HC-4TG100C Gwreiddiol a Newydd Gyda Phris Cystadleuol Mewn Stoc Cyflenwr IC

Er bod y ddauFPGAaCPLDyn ddyfeisiau ASIC rhaglenadwy ac mae ganddynt lawer o nodweddion cyffredin, oherwydd y gwahaniaethau yn strwythur CPLD a FPGA, mae ganddynt eu nodweddion eu hunain:

Mae 1.CPLD yn fwy addas ar gyfer cwblhau algorithmau amrywiol a rhesymeg combinatorial, ac mae FP GA yn fwy addas ar gyfer cwblhau rhesymeg ddilyniannol.Mewn geiriau eraill, mae FPGA yn fwy addas ar gyfer strwythur cyfoethog fflip-fflop, tra bod CPLD yn fwy addas ar gyfer strwythur fflip-fflop cyfyngedig a chyfoethog o ran cynnyrch.

2. Mae strwythur llwybro parhaus CPLD yn pennu bod ei oedi amseru yn unffurf ac yn rhagweladwy, tra bod strwythur llwybro segmentiedig FPGA yn pennu pa mor anrhagweladwy yw ei oedi.

Mae gan 3.FPGA fwy o hyblygrwydd na CPLD mewn rhaglennu.Mae CPLD wedi'i raglennu trwy addasu'r swyddogaeth resymeg gyda chylched cysylltiad mewnol sefydlog, tra bod FPGA yn cael ei raglennu trwy newid gwifrau'r cysylltiad mewnol.Gellir rhaglennu FP GA o dan adwy resymeg, tra bod CPLD wedi'i raglennu o dan floc rhesymeg.

4.Mae integreiddio FPGA yn uwch na CPLD, ac mae ganddo strwythur gwifrau mwy cymhleth a gweithrediad rhesymeg.

Mae 5.CPLD yn fwy cyfleus i'w ddefnyddio na FPGA.Rhaglennu CPLD gan ddefnyddio technoleg E2PROM neu FASTFLASH, dim sglodion cof allanol, hawdd ei ddefnyddio.Fodd bynnag, mae angen storio gwybodaeth raglennu FPGA mewn cof allanol, ac mae'r dull defnyddio yn gymhleth.

6. Mae CPLDS yn gyflymach na FPgas ac mae ganddynt fwy o ragweladwyedd amser.Mae hyn oherwydd bod FPGs yn rhaglennu ar lefel giât a bod rhyng-gysylltiadau dosranedig yn cael eu mabwysiadu rhwng CLBS, tra bod CPLDS yn rhaglennu lefel bloc rhesymeg ac mae'r rhyng-gysylltiadau rhwng eu blociau rhesymeg wedi'u talpio.

7. Yn y ffordd raglennu, mae CPLD yn seiliedig yn bennaf ar raglennu cof E2PROM neu FLASH, amserau rhaglennu hyd at 10,000 o weithiau, y fantais yw nad yw pŵer y system oddi ar y wybodaeth raglennu yn cael ei golli.Gellir rhannu CPLD yn ddau gategori: rhaglennu ar y rhaglennydd a rhaglennu ar y system.Mae'r rhan fwyaf o'r FPGA yn seiliedig ar raglennu SRAM, mae'r wybodaeth raglennu yn cael ei cholli pan fydd y system yn cael ei phweru i ffwrdd, ac mae angen ysgrifennu'r data rhaglennu yn ôl i'r SRAM o'r tu allan i'r ddyfais bob tro y caiff ei bweru ymlaen.Ei fantais yw y gellir ei raglennu unrhyw bryd, a gellir ei raglennu'n gyflym yn y gwaith, er mwyn cyflawni cyfluniad deinamig ar lefel bwrdd a lefel system.

8.Mae cyfrinachedd CPLD yn dda, mae cyfrinachedd FPGA yn wael.

9.Yn gyffredinol, mae defnydd pŵer CPLD yn fwy na defnydd FPGA, a pho uchaf yw'r radd integreiddio, y mwyaf amlwg.