Stoc Sbot XC18V04VQG44C Gwreiddiol Newydd Newydd FPGA Cae Rhaglenadwy Rhesymeg Gate Array IC Chip Cylchedau Integredig

Nodweddion Cynnyrch

Dogfennau a'r Cyfryngau

Dosbarthiadau Amgylcheddol ac Allforio

Adnoddau Ychwanegol

Cof Xilinx - Proms Ffurfweddu ar gyfer FPGAs

Mae Xilinx yn cyflwyno cyfres XC18V00 o PROMs cyfluniad rhaglenadwy yn y system (Ffigur 1).Mae dyfeisiau yn y teulu 3.3V hwn yn cynnwys 4-megabit, 2-megabit, 1-megabit, a PROM 512-cilobit sy'n darparu dull hawdd ei ddefnyddio, cost-effeithiol ar gyfer ailraglennu a storio ffrydiau didau cyfluniad Xilinx FPGA.

Pan fydd y FPGA yn y modd Master Serial, mae'n cynhyrchu cloc cyfluniad sy'n gyrru'r PROM.Amser mynediad byr ar ôl i CE ac OE gael eu galluogi, mae data ar gael ar y pin PROM DATA (D0) sydd wedi'i gysylltu â'r pin FPGA DIN.Mae data newydd ar gael am gyfnod mynediad byr ar ôl pob ymyl cloc sy'n codi.Mae'r FPGA yn cynhyrchu'r nifer priodol o gorbys cloc i gwblhau'r cyfluniad.Pan fydd y FPGA yn y modd Cyfresol Caethweision, mae'r PROM a'r FPGA yn cael eu clocio gan gloc allanol.

Pan fydd y FPGA yn y modd Master Select MAP, mae'r FPGA yn cynhyrchu cloc cyfluniad sy'n gyrru'r PROM.Pan fydd y FPGA yn y modd Slave Parallel neu Slave Select MAP, mae osgiliadur allanol yn cynhyrchu'r cloc cyfluniad sy'n gyrru'r PROM a'r FPGA.Ar ôl i CE ac OE gael eu galluogi, mae data ar gael ar binnau DATA (D0-D7) y PROM.Mae data newydd ar gael am gyfnod mynediad byr ar ôl pob ymyl cloc sy'n codi.Mae'r data'n cael ei glocio i'r FPGA ar ymyl codi canlynol y CCLK.Gellir defnyddio osgiliadur sy'n rhedeg yn rhydd yn y moddau MAP Cyfochrog Caethweision neu Slave Select.

Gellir rhaeadru dyfeisiau lluosog trwy ddefnyddio allbwn y Prif Swyddog Gweithredol i yrru mewnbwn CE y ddyfais ganlynol.Mae mewnbynnau cloc ac allbynnau DATA yr holl PROMs yn y gadwyn hon yn rhyng-gysylltiedig.Mae pob dyfais yn gydnaws a gellir eu rhaeadru ag aelodau eraill o'r teulu neu gyda'r teulu PROM cyfresol rhaglenadwy un-amser XC17V00.