(Newydd a Gwreiddiol) Mewn stoc 3S200A-4FTG256C IC Chip XC3S200A-4FTG256C

Nodweddion Cynnyrch

 Arae Gât Rhaglenadwy Maes

 Aarae giât rhaglenadwy maes(FPGA) yn ancylched integredigwedi'i gynllunio i gael ei ffurfweddu gan gwsmer neu ddylunydd ar ôl gweithgynhyrchu - dyna pam y termmaes-rhaglenadwy.Yn gyffredinol, nodir cyfluniad FPGA gan ddefnyddio aiaith disgrifiad caledwedd(HDL), tebyg i'r hyn a ddefnyddir ar gyfer ancylched integredig cais-benodol(ASIC).Diagramau cylchedeu defnyddio o'r blaen i nodi'r ffurfweddiad, ond mae hyn yn fwyfwy prin oherwydd dyfodiadawtomeiddio dylunio electronigoffer.

Mae FPGAs yn cynnwys amrywiaeth orhaglenadwy blociau rhesymeg, a hierarchaeth o ryng-gysylltiadau y gellir eu hailgyflunio sy'n caniatáu i flociau gael eu gwifrau gyda'i gilydd.Gellir ffurfweddu blociau rhesymeg i berfformio cymhlethswyddogaethau cyfunol, neu weithredu mor symladwyon rhesymegfelACaXOR.Yn y rhan fwyaf o FPGAs, mae blociau rhesymeg hefyd yn cynnwyselfennau cof, a all fod yn symlfflip-fflopsneu flociau mwy cyflawn o gof.^[1]Gellir ailraglennu llawer o FPGAs i weithredu gwahanolswyddogaethau rhesymeg, gan ganiatáu hyblygcyfrifiadura ailgyfluniofel y perfformiwyd ynmeddalwedd cyfrifiadurol.

Mae gan FPGAs rôl ryfeddol ynsystem wreiddiodatblygiad oherwydd eu gallu i ddechrau datblygu meddalwedd system ar yr un pryd â chaledwedd, galluogi efelychiadau perfformiad system ar gam cynnar iawn o'r datblygiad, a chaniatáu treialon system amrywiol ac iteriadau dylunio cyn cwblhau pensaernïaeth y system.^[2]

Hanes[golygu]

Deilliodd y diwydiant FPGA ocof rhaglenadwy darllen yn unig(PROM) adyfeisiau rhesymeg rhaglenadwy(PLDs).Roedd gan PROMs a PLDs y dewis o gael eu rhaglennu mewn sypiau mewn ffatri neu yn y maes (rhaglenadwy maes).^[3]

Alteraei sefydlu ym 1983 a chyflwynodd ddyfais resymeg ail-raglenadwy gyntaf y diwydiant ym 1984 - yr EP300 - a oedd yn cynnwys ffenestr cwarts yn y pecyn a oedd yn caniatáu i ddefnyddwyr ddisgleirio lamp uwch-fioled ar y dis i ddileu'rEPROMcelloedd a oedd yn dal cyfluniad y ddyfais.^[4]

Xilinxcynhyrchu'r rhaglen gyntaf sy'n fasnachol hyfyw yn y maesarae porthyn 1985^[3]– yr XC2064.^[5]Roedd gan yr XC2064 gatiau rhaglenadwy a rhyng-gysylltiadau rhaglenadwy rhwng gatiau, dechreuadau technoleg a marchnad newydd.^[6]Roedd gan yr XC2064 64 bloc rhesymeg ffurfweddadwy (CLBs), gyda dau fewnbwn tritablau chwilio(LUTs).^[7]

Yn 1987, yCanolfan Rhyfela Arwyneb y Llyngesariannu arbrawf a gynigiwyd gan Steve Casselman i ddatblygu cyfrifiadur a fyddai'n gweithredu 600,000 o gatiau ail-raglennu.Roedd Casselman yn llwyddiannus a chyhoeddwyd patent yn ymwneud â'r system ym 1992.^[3]

Parhaodd Altera a Xilinx heb eu herio a thyfodd yn gyflym o 1985 i ganol y 1990au pan eginodd cystadleuwyr, gan erydu cyfran sylweddol o'u cyfran o'r farchnad.Erbyn 1993, Actel (yn awrMicrosemi) yn gwasanaethu tua 18 y cant o'r farchnad.^[6]

Roedd y 1990au yn gyfnod o dwf cyflym i FPGAs, o ran soffistigedigrwydd cylchedau a maint y cynhyrchiad.Yn y 1990au cynnar, defnyddiwyd FPGAs yn bennaf yntelathrebuarhwydweithio.Erbyn diwedd y degawd, daeth FPGAs i mewn i gymwysiadau defnyddwyr, modurol a diwydiannol.^[8]

Erbyn 2013, roedd Altera (31 y cant), Actel (10 y cant) a Xilinx (36 y cant) gyda'i gilydd yn cynrychioli tua 77 y cant o farchnad FPGA.^[9]

Mae cwmnïau fel Microsoft wedi dechrau defnyddio FPGAs i gyflymu systemau perfformiad uchel, cyfrifiadurol dwys (fel ycanolfannau datasy'n gweithredu euPeiriant chwilio Bing), oherwydd yperfformiad fesul watmantais darparu FPGAs.^[10]Dechreuodd Microsoft ddefnyddio FPGAs icyflymuYn 2014, ac yn 2018 dechreuodd ddefnyddio FPGAs ar draws llwythi gwaith canolfannau data eraill ar gyfer euAsur cyfrifiadura cwmwlplatfform.^[11]

Mae'r llinellau amser canlynol yn nodi cynnydd mewn gwahanol agweddau ar ddyluniad FPGA:

Gatiau

• 1987: 9,000 o gatiau, Xilinx^[6]
• 1992: 600,000, Adran Rhyfela Arwyneb y Llynges^[3]
• 2000au cynnar: miliynau^[8]
• 2013: 50 miliwn, Xilinx^[12]

Maint y farchnad

• 1985: FPGA masnachol cyntaf : Xilinx XC2064^[5][6]
• 1987: $14 miliwn^[6]
• c.1993: >$385 miliwn^{[6][dilysu wedi methu]}
• 2005: $1.9 biliwn^[13]
• Amcangyfrifon 2010: $2.75 biliwn^[13]
• 2013: $5.4 biliwn^[14]
• Amcangyfrif 2020: $9.8 biliwn^[14]

Dylunio yn dechrau

Adechrau dylunioyn ddyluniad arferol newydd i'w weithredu ar FPGA.

• 2005: 80,000^[15]
• 2008: 90,000^[16]

Dyluniad[golygu]

Mae gan FPGAs cyfoes adnoddau mawr oadwyon rhesymega blociau RAM i weithredu cyfrifiannau digidol cymhleth.Gan fod dyluniadau FPGA yn defnyddio cyfraddau I/O cyflym iawn a data deugyfeiriadolbysus, mae'n dod yn her i wirio amseriad cywir o ddata dilys o fewn amser gosod a dal amser.

Cynllunio llawrgalluogi dyrannu adnoddau o fewn FPGAs i fodloni'r cyfyngiadau amser hyn.Gellir defnyddio FPGAs i weithredu unrhyw swyddogaeth resymegol aASICyn gallu perfformio.Y gallu i ddiweddaru'r swyddogaeth ar ôl ei anfon,ail-gyflunio rhannolo ran o'r dyluniad^[17]ac mae'r costau peirianneg anghylchol isel o'u cymharu â dyluniad ASIC (er gwaethaf y gost uned gyffredinol uwch), yn cynnig manteision i lawer o gymwysiadau.^[1]

Mae gan rai FPGAs nodweddion analog yn ogystal â swyddogaethau digidol.Y nodwedd analog fwyaf cyffredin yw rhaglenadwycyfradd lladdar bob pin allbwn, gan ganiatáu i'r peiriannydd osod cyfraddau isel ar binnau wedi'u llwytho'n ysgafn a fyddai fel arallmodrwyneucwplyn annerbyniol, ac i osod cyfraddau uwch ar binnau wedi'u llwytho'n drwm ar sianeli cyflym a fyddai fel arall yn rhedeg yn rhy araf.^[18][19]Hefyd yn gyffredin mae cwarts-oscillators grisial, ar-sglodion ymwrthedd-cynhwysedd oscillators, adolenni wedi'u cloi fesul camgyda gwreiddioOsgiliaduron a reolir gan foltedda ddefnyddir ar gyfer cynhyrchu a rheoli cloc yn ogystal ag ar gyfer cyflymder uchel serializer-deserializer (SERDES) trawsyrru clociau ac adfer cloc derbynnydd.Gweddol gyffredin yn wahaniaetholcymaryddionar binnau mewnbwn sydd wedi'u cynllunio i fod yn gysylltiedig â nhwsignalau gwahaniaetholsianeli.Ychydig o “signal cymysgMae gan FPGAs” ymylol integredigtrawsnewidyddion analog-i-ddigidol(ADCs) atrawsnewidwyr digidol-i-analog(DACs) gyda blociau cyflyru signal analog sy'n caniatáu iddynt weithredu fel asystem-ar-a-sglodyn(SoC).^[20]Mae dyfeisiau o'r fath yn cymylu'r llinell rhwng FPGA, sy'n cario rhai digidol a sero ar ei ffabrig rhyng-gysylltu rhaglenadwy mewnol, aarae analog rhaglenadwy maes(FPAA), sy'n cario gwerthoedd analog ar ei ffabrig rhyng-gysylltu rhaglenadwy mewnol.

Blociau rhesymeg[golygu]

Prif erthygl:Bloc rhesymeg

Enghraifft symlach o enghraifft o gell resymeg (LUT -Edrych tabl, FA -Gwiber lawn, DFF -fflip-fflop math D)

Mae pensaernïaeth FPGA fwyaf cyffredin yn cynnwys amrywiaeth oblociau rhesymeg(a elwir yn flociau rhesymeg ffurfweddadwy, CLBs, neu flociau arae rhesymeg, LABs, yn dibynnu ar y gwerthwr),padiau I/O, a sianeli llwybro.^[1]Yn gyffredinol, mae gan yr holl sianeli llwybro yr un lled (nifer y gwifrau).Gall padiau I/O lluosog ffitio i uchder un rhes neu led un golofn yn yr arae.

“Rhaid i gylched ymgeisio gael ei mapio i mewn i FPGA gydag adnoddau digonol.Er ei bod yn hawdd pennu nifer y CLBs/LABs ac I/O o’r dyluniad, gall nifer y llwybrau llwybro sydd eu hangen amrywio’n sylweddol hyd yn oed ymhlith dyluniadau â’r un faint o resymeg.(Er enghraifft, aswitsh croesfarangen llawer mwy o lwybro nag aarae systoliggyda'r un cyfrif porth.Gan fod traciau llwybro nas defnyddiwyd yn cynyddu cost (a lleihau perfformiad) y rhan heb ddarparu unrhyw fudd, mae gweithgynhyrchwyr FPGA yn ceisio darparu dim ond digon o draciau fel bod y rhan fwyaf o ddyluniadau a fydd yn cyd-fynd â'i gilydd.tablau chwilio(LUTs) ac I/Os gall fodllwybredig.Pennir hyn gan amcangyfrifon megis y rhai sy'n deillio oRheol rhentneu drwy arbrofion gyda chynlluniau presennol.”^[21]O 2018 ymlaen,rhwydwaith-ar-sglodynmae saernïaeth ar gyfer llwybro a rhyng-gysylltiad yn cael eu datblygu.^{[angen dyfyniad]}

Yn gyffredinol, mae bloc rhesymeg yn cynnwys ychydig o gelloedd rhesymegol (a elwir yn ALM, LE, slice ac ati).Mae cell nodweddiadol yn cynnwys LUT 4-mewnbwn, agwiber lawn(FA) afflip-fflop math D.Gellir rhannu'r rhain yn ddau LUT 3 mewnbwn.Ynmodd arferolcyfunir y rheini yn LUT 4-mewnbwn trwy'r cyntafamlblecsydd(mux).Ynrhifyddegmodd, mae eu hallbynnau yn cael eu bwydo i'r wiber.Mae'r dewis o fodd wedi'i raglennu i'r ail mux.Gall yr allbwn fod naill aicydamserolneuasynchronous, yn dibynnu ar raglennu'r trydydd mux.Yn ymarferol, mae'r wiber gyfan neu rannau ohonistorio fel swyddogaethaui mewn i'r LUTs er mwyn arbedgofod.^[22][23][24]

Blociau caled[golygu]

Mae teuluoedd FPGA modern yn ehangu ar y galluoedd uchod i gynnwys ymarferoldeb lefel uwch wedi'i osod mewn silicon.Mae cael y swyddogaethau cyffredin hyn wedi'u hymgorffori yn y gylched yn lleihau'r arwynebedd sydd ei angen ac yn rhoi mwy o gyflymder i'r swyddogaethau hynny o'u cymharu â'u hadeiladu o gyntefig rhesymegol.Mae enghreifftiau o'r rhain yn cynnwyslluosogwyr, generigBlociau DSP,proseswyr gwreiddio, rhesymeg I/O cyflymder uchel ac wedi'i fewnosodatgofion.

Gall FPGAs pen uwch gynnwys cyflymder ucheltrosglwyddyddion aml-gigabitacreiddiau IP caledfelcreiddiau prosesydd,Ethernet unedau rheoli mynediad canolig,PCI/PCI Expressrheolwyr, a rheolwyr cof allanol.Mae'r creiddiau hyn yn bodoli ochr yn ochr â'r ffabrig rhaglenadwy, ond maent wedi'u hadeiladu allan otransistorauyn lle LUTs felly mae ganddynt lefel ASICperfformiadadefnydd pŵerheb ddefnyddio llawer iawn o adnoddau ffabrig, gan adael mwy o'r ffabrig yn rhydd ar gyfer y rhesymeg cais-benodol.Mae'r trosglwyddyddion aml-gigabit hefyd yn cynnwys cylchedau mewnbwn ac allbwn analog perfformiad uchel ynghyd â chyfresyddion cyflym a dadserializers, cydrannau na ellir eu hadeiladu allan o LUTs.Ymarferoldeb haen gorfforol lefel uwch (PHY) felcodio llinellgellir ei weithredu ochr yn ochr â'r cyfresyddion a'r dadgyfeiryddion mewn rhesymeg galed neu beidio, yn dibynnu ar y FPGA.