XCVU9P-2FLGA2104I - Cylchedau Integredig, Mewnblanedig, FPGA (Arae Gât Rhaglenadwy Maes)

Egwyddor gweithredu:
Mae FPGAs yn defnyddio cysyniad fel yr Arae Celloedd Rhesymeg (LCA), sy'n cynnwys tair rhan yn fewnol: y Bloc Rhesymeg Ffurfweddadwy (CLB), y Bloc Mewnbwn Allbwn (IOB) a'r Rhyng-gysylltu Mewnol.Mae Araeau Gatiau Rhaglenadwy Maes (FPGAs) yn ddyfeisiadau rhaglenadwy gyda phensaernïaeth wahanol i gylchedau rhesymeg traddodiadol ac araeau gatiau megis dyfeisiau PAL, GAL a CPLD.Gweithredir rhesymeg y FPGA trwy lwytho'r celloedd cof statig mewnol â data wedi'i raglennu, mae'r gwerthoedd a storir yn y celloedd cof yn pennu swyddogaeth resymeg y celloedd rhesymeg a'r ffordd y mae'r modiwlau wedi'u cysylltu â'i gilydd neu â'r I / O.Mae'r gwerthoedd sy'n cael eu storio yn y celloedd cof yn pennu swyddogaeth resymegol y celloedd rhesymeg a'r ffordd y mae'r modiwlau'n gysylltiedig â'i gilydd neu â'r I/Os, ac yn y pen draw y swyddogaethau y gellir eu gweithredu yn y FPGA, sy'n caniatáu rhaglennu diderfyn .

Dyluniad sglodion:
O'i gymharu â mathau eraill o ddyluniad sglodion, fel arfer mae angen trothwy uwch a llif dylunio sylfaenol mwy trylwyr o ran sglodion FPGA.Yn benodol, dylai'r dyluniad gael ei gysylltu'n agos â sgematig FPGA, sy'n caniatáu ar gyfer graddfa fwy o ddyluniad sglodion arbennig.Trwy ddefnyddio Matlab ac algorithmau dylunio arbennig yn C, dylai fod yn bosibl cyflawni trawsnewidiad llyfn i bob cyfeiriad a thrwy hynny sicrhau ei fod yn unol â meddwl dylunio sglodion prif ffrwd cyfredol.Os yw hyn yn wir, yna fel arfer mae angen canolbwyntio ar integreiddio cydrannau yn drefnus a'r iaith ddylunio gyfatebol i sicrhau dyluniad sglodion defnyddiadwy a darllenadwy.Mae defnyddio FPGAs yn galluogi dadfygio bwrdd, efelychu cod a gweithrediadau dylunio cysylltiedig eraill i sicrhau bod y cod presennol wedi'i ysgrifennu mewn ffordd a bod yr ateb dylunio yn bodloni'r gofynion dylunio penodol.Yn ogystal â hyn, dylid blaenoriaethu'r algorithmau dylunio er mwyn gwneud y gorau o ddyluniad y prosiect ac effeithiolrwydd y gweithrediad sglodion.Fel dylunydd, y cam cyntaf yw adeiladu modiwl algorithm penodol y mae'r cod sglodion yn gysylltiedig ag ef.Mae hyn oherwydd bod cod wedi'i gynllunio ymlaen llaw yn helpu i sicrhau dibynadwyedd yr algorithm ac yn gwneud y gorau o ddyluniad cyffredinol y sglodion yn sylweddol.Gyda dadfygio bwrdd llawn a phrofion efelychu, dylai fod yn bosibl lleihau'r amser beicio a ddefnyddir wrth ddylunio'r sglodyn cyfan yn y ffynhonnell a gwneud y gorau o strwythur cyffredinol y caledwedd presennol.Defnyddir y model dylunio cynnyrch newydd hwn yn aml, er enghraifft, wrth ddatblygu rhyngwynebau caledwedd ansafonol.

Y brif her yn nyluniad FPGA yw dod yn gyfarwydd â'r system galedwedd a'i hadnoddau mewnol, i sicrhau bod yr iaith ddylunio yn galluogi cydgysylltu cydrannau'n effeithiol ac i wella darllenadwyedd a defnydd y rhaglen.Mae hyn hefyd yn rhoi pwysau mawr ar y dylunydd, y mae angen iddo ennill profiad mewn prosiectau lluosog i fodloni'r gofynion.

 Mae angen i ddyluniad yr algorithm ganolbwyntio ar resymoldeb i sicrhau bod y prosiect yn cael ei gwblhau'n derfynol, i gynnig ateb i'r broblem yn seiliedig ar sefyllfa wirioneddol y prosiect, ac i wella effeithlonrwydd gweithrediad FPGA.Ar ôl penderfynu ar yr algorithm dylai fod yn rhesymol i adeiladu'r modiwl, er mwyn hwyluso'r dyluniad cod yn ddiweddarach.Gellir defnyddio cod a gynlluniwyd ymlaen llaw wrth ddylunio cod i wella effeithlonrwydd a dibynadwyedd.Yn wahanol i ASICs, mae gan FPGAs gylch datblygu byrrach a gellir eu cyfuno â gofynion dylunio i newid strwythur y caledwedd, a all helpu cwmnïau i lansio cynhyrchion newydd yn gyflym a diwallu anghenion datblygu rhyngwyneb ansafonol pan nad yw protocolau cyfathrebu yn aeddfed.